PEB2055 ,ICs for Communications Extended PCM Interface ControllerICs for CommunicationsExtended PCM Interface Controller®EPIC -1PEB 2055 / PEF 2055 Versions A3®EPIC ..
PEB20550HV1.3 , 2 Channel Serial Optimized Communication Controller for HDLC/PPP
PEB20550HV1.3 , 2 Channel Serial Optimized Communication Controller for HDLC/PPP
PEB2055NVA3 ,EPIC 1 (Extended PCM Interface Contro...Table of Contents Page1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ..
PEB2055N-VA3 ,EPIC 1 (Extended PCM Interface Contro...characteristics.Terms of delivery and rights to change design reserved.For questions on technology, ..
PEB2055NVA3 .. ,EPIC 1 (Extended PCM Interface Contro...Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .161.6 U ..
PIC16F874A , 28/40/44-Pin Enhanced Flash Microcontrollers
PIC16F874A , 28/40/44-Pin Enhanced Flash Microcontrollers
PIC16F883 , 28/40/44-Pin, Enhanced Flash-Based 8-Bit CMOS Microcontrollers with nanoWatt Technology
PIC17C42A , High-Performance 8-Bit CMOS EPROM/ROM Microcontroller
PIC18F2525-I/SO , 28/40/44-Pin Enhanced Flash Microcontrollers with 10-Bit A/D and nanoWatt Technology
PIC18F2620-I/SO , 28/40/44-Pin Enhanced Flash Microcontrollers with 10-Bit A/D and nanoWatt Technology
PEB2055-PEB2084
ICs for Communications Extended PCM Interface Controller
ICs for Communications
Extended PCM Interface Controller
EPIC
®-1
PEB 2055 / PEF 2055Versions A3
EPIC
®-S
PEB 2054 / PEF 2054Versions 1.0
User’s Manual02.97
PEB 2055
PEF 2055
Table of ContentsPageOverview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .7
1.1Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8
1.2Pin Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9
1.3Pin Definitions and Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11
1.4Logic Symbols . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .14
1.5Functional Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16
1.6Using the EPIC-S . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .17
1.7System Integration and Application . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18
1.7.1Digital Line Card . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18
1.7.1.1Switching, Layer-1 Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18
1.7.1.2Decentralized D-Channel Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18
1.7.1.3Central D-Channel Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .20
1.7.1.4Mixed D-Channel Processing, Signaling Decentralized,
Packet Data Centralized 21
1.7.2Analog Line Card . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .23
1.7.3Packet Handlers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .24
Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27
2.1Bus Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27
2.2PCM Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28
2.3Configurable Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29
2.4Memory Structure and Switching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29
2.5Pre-processed Channels, Layer-1 Support . . . . . . . . . . . . . . . . . . . . . . . . . .31
2.6Special Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31
Operational Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32
3.1Microprocessor Interface Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32
3.2Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .33
3.3Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .33
3.4EPIC® Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .34
3.4.1PCM-Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .35
3.4.2Configurable Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .36
3.4.3Switching Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .38
3.4.4Special Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .41
3.5Initialization Procedure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42
3.5.1Hardware Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42
3.5.2EPIC® Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42
3.5.2.1Register Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42
3.5.2.2Control Memory Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42
3.5.2.3Initialization of Pre-processed Channels . . . . . . . . . . . . . . . . . . . . . . . . . . . .43
3.5.2.4Initialization of the Upstream Data Memory (DM) Tristate Field . . . . . . . . . .45
PEB 2055
PEF 2055
Table of ContentsPageDetailed Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46
4.1Register Address Arrangement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46
4.2Detailed Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .48
4.2.1PCM Interface Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .48
4.2.1.1PCM-Mode Register (PMOD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .48
4.2.1.2Bit Number per PCM-Frame (PBNR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .50
4.2.1.3PCM-Offset Downstream Register (POFD) . . . . . . . . . . . . . . . . . . . . . . . . . .50
4.2.1.4PCM-Offset Upstream Register (POFU) . . . . . . . . . . . . . . . . . . . . . . . . . . . .51
4.2.1.5PCM-Clock Shift Register (PCSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51
4.2.1.6PCM-Input Comparison Mismatch (PICM) . . . . . . . . . . . . . . . . . . . . . . . . . . .52
4.2.2Configurable Interface Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .53
4.2.2.1Configurable Interface Mode Register 1 (CMD1) . . . . . . . . . . . . . . . . . . . . . .53
4.2.2.2Configurable Interface Mode Register 2 (CMD2) . . . . . . . . . . . . . . . . . . . . . .55
4.2.2.3Configurable Interface Bit Number Register (CBNR) . . . . . . . . . . . . . . . . . . .58
4.2.2.4Configurable Interface Time Slot Adjustment Register (CTAR) . . . . . . . . . . .58
4.2.2.5Configurable Interface Bit Shift Register (CBSR) . . . . . . . . . . . . . . . . . . . . . .59
4.2.2.6Configurable Interface Subchannel Register (CSCR) . . . . . . . . . . . . . . . . . .60
4.2.3Memory Access Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61
4.2.3.1Memory Access Control Register (MACR) . . . . . . . . . . . . . . . . . . . . . . . . . . .61
4.2.3.2Memory Access Address Register (MAAR) . . . . . . . . . . . . . . . . . . . . . . . . . .65
4.2.3.3Memory Access Data Register (MADR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66
4.2.4Synchronous Transfer Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67
4.2.4.1Synchronous Transfer Data Register (STDA) . . . . . . . . . . . . . . . . . . . . . . . .67
4.2.4.2Synchronous Transfer Data Register B (STDB) . . . . . . . . . . . . . . . . . . . . . .67
4.2.4.3Synchronous Transfer Receive Address Register A (SARA) . . . . . . . . . . . . .68
4.2.4.4Synchronous Transfer Receive Address Register B (SARB) . . . . . . . . . . . . .69
4.2.4.5Synchronous Transfer Transmit Address Register A (SAXA) . . . . . . . . . . . .69
4.2.4.6Synchronous Transfer Transmit Address Register B (SAXB) . . . . . . . . . . . .70
4.2.4.7Synchronous Transfer Control Register (STCR) . . . . . . . . . . . . . . . . . . . . . .70
4.2.5Monitor/Feature Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71
4.2.5.1MF-Channel Active Indication Register (MFAIR) . . . . . . . . . . . . . . . . . . . . . .71
4.2.5.2MF-Channel Subscriber Address Register (MFSAR) . . . . . . . . . . . . . . . . . . .72
4.2.5.3Monitor/Feature Control Channel FIFO (MFFIFO) . . . . . . . . . . . . . . . . . . . . .73
4.2.6Status/Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .73
4.2.6.1Signaling FIFO (CIFIFO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .73
4.2.6.2Timer Register (TIMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .74
4.2.6.3Status Register (STAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .75
4.2.6.4Command Register (CMDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .76
4.2.6.5Interrupt Status Register (ISTA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .78
4.2.6.6Mask Register (MASK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .79
PEB 2055
PEF 2055
Table of ContentsPage4.2.6.8Version Number Status Register (VNSR) . . . . . . . . . . . . . . . . . . . . . . . . . . .82
Application Hints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .83
5.1Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .83
5.1.1IOM® and SLD Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .83
5.2Configuration of Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .89
5.2.1PCM Interface Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .89
5.2.1.1PCM Interface Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .89
5.2.1.2PCM Interface Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .89
5.2.1.3PCM Interface Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .91
5.2.2Configurable Interface Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .102
5.2.2.1CFI Interface Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .102
5.2.2.2CFI Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .102
5.2.2.3CFI Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .104
5.3Data and Control Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130
5.3.1Memory Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130
5.3.2Indirect Register Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131
5.3.3Memory Access Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .135
5.3.3.1Access to the Data Memory Data Field . . . . . . . . . . . . . . . . . . . . . . . . . . . .135
5.3.3.2Access to the Data Memory Code (Tristate) Field . . . . . . . . . . . . . . . . . . . .139
5.3.3.3Access to the Control Memory Data Field . . . . . . . . . . . . . . . . . . . . . . . . . .142
5.3.3.4Access to the Control Memory Code Field . . . . . . . . . . . . . . . . . . . . . . . . . .144
5.4Switched Channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .151
5.4.1CFI - PCM Time Slot Assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .152
5.4.2Subchannel Switching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .156
5.4.3Loops . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .161
5.4.3.1CFI - CFI Loops . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .161
5.4.3.2PCM - PCM Loops . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .164
5.4.4Switching Delays . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .166
5.4.4.1Internal Procedures at the Serial Interfaces . . . . . . . . . . . . . . . . . . . . . . . . .167
5.4.4.2How to Determine the Delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .170
5.4.4.3Example: Switching of Wide Band ISDN Channels with the EPIC® . . . . . . .172
5.5Preprocessed Channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .175
5.5.1Initialization of Preprocessed Channels . . . . . . . . . . . . . . . . . . . . . . . . . . . .176
5.5.2Control/Signaling (CS) Handler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .187
5.5.2.1Registers used in Conjunction with the CS Handler . . . . . . . . . . . . . . . . . .188
5.5.2.2Access to Downstream C/I and SIG Channels . . . . . . . . . . . . . . . . . . . . . .190
5.5.2.3Access to the Upstream C/I and SIG Channels . . . . . . . . . . . . . . . . . . . . . .191
5.5.3Monitor/Feature Control (MF) Handler . . . . . . . . . . . . . . . . . . . . . . . . . . . . .193
5.5.3.1Registers used in Conjunction with the MF Handler . . . . . . . . . . . . . . . . . .195
5.5.3.2Description of the MF Channel Commands . . . . . . . . . . . . . . . . . . . . . . . . .200
